2012-2013学年第一学期《大规模集成电路》期末****。
一． 填空题（每个空格1分，共40分）
1. 二极管，晶体管，半导体晶片，封装。
2. 存储器，微处理器，逻辑集成电路。
3. l，tox，w
4. 系统，逻辑，版图（或软件）
5.系统功能，制约，黑盒子。
6. 量产规模，弹性设计要求，开发周期。
7. 建模，探索，细化。
8. 算法级，rtl级，开发周期。
9. rtl描述，门电路，面积，延迟，映射。
10. d-ff，latch，三状态门，组合电路。
11. 扫描测试法，内建自测试法。
12. 布图规划，布局（设计），布线（设计）
13. 布线寄生参数。
二。 选择题（每题2分，共40分）
1. a,b,d
10. a,c
11. a,b,d 12. a,b,c,d 13. a,b,c 15. a,b,c,d
三、问答题（20分）
答题要点包括以下5个要点，每个要点4分。
作为 testbench的子模块，所有输入信号都由testbench生成并供给；2.输入信号din必须随机生成；3.必须在testbench内部自动判定dec输出信号dout正确与非；4.
能够将波形保存至文件。的整体完成情况，是否存在语法错误。
参***：module testbench;
regclk, rstn;
reg [3:0] din;
wire [1:0] dout;
dec dec(
.clk(clk),.rstn(rstn),.din(din),.dout(dout)
initial begin
clk = 1'b1;
forever #50 clk = clk;
endinitial begin
rstn = 1'b0;
#rstn = 1'b1;
endinitial begin
forever begin
din = random();
posedge clk);
endend
reg [3:0] din_reg;
always@(posedge clk or negedge rstn)
beginif (!rstn) begin
din_reg <=4'b0000;
endelse begin
din_reg <=din;
endend
initial begin
$monitor($stime, "din = b, dout = b", din_reg,dout);
$dumpfile(""
$dumpvars(0);
#$stop;
endreg [1:0] tmp;
initial begin
forever begin
posedge clk);
#if (din_reg[3] =1'b1)
tmp <=2'h3;
else if (din_reg [2] =1'b1)
tmp <=2'h2;
else if (din_reg [1] =1'b1)
tmp <=2'h1;
else tmp <=2'h0;
if (tmp!= dout) begin
display("result is wrong!")
endend
endendmodule
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